РАСПРЕДЕЛЕННАЯ СИСТЕМА ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ

Название	РАСПРЕДЕЛЕННАЯ СИСТЕМА ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ
Разработчик (Авторы)	Малышев А.В., Медведева М.В., Миневич Л.М., Колосков В.А.
Вид объекта патентного права	Изобретение
Регистрационный номер	2185656
Дата регистрации	20.07.2002
Правообладатель	Курский государственный технический университет
Область применения (класс МПК)	G06F 9/50 (2000.01) G05B 19/18 (2000.01)

Описание изобретения

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении управляющих и вычислительных систем высокой производительности, АСУТП, а также других систем, к которым предъявляются жесткие требования по надежности................

Формула изобретения

1. Распределенная система для программного управления, содержащая n • m модулей, где n - число строк, m- число столбцов, причем i-й модуль системы содержит первый блок памяти программ, буферный запоминающий блок сообщений, блок анализа, коммутатор адреса, регистр адреса, регистр команд, мультиплексор логических условий, блок синхронизации, блок элементов запрета, блок элементов И, элемент И, причем первый управляющий вход модуля соединен с первым входом блока синхронизации, первый выход которого соединен с синхронизирующим входом регистра адреса, выход которого соединен со входом первого блока памяти программ, синхронизирующий вход регистра команд соединен со вторым выходом блока синхронизации, выход поля проверяемых логических условий регистра команд соединен с первым информационным входом мультиплексора логических условий, выход модифицируемого разряда адреса регистра команд соединен со вторым информационным входом мультиплексора логических условий, выход которого соединен со входом модифицируемого разряда адреса первого информационного входа коммутатора адреса, выход которого соединен с информационным входом регистра адреса, вход логических условий модуля соединен с управляющим входом мультиплексора логических условий, выход поля немодифицируемых разрядов адреса регистра команд соединен со входами немодифицируемых разрядов адреса первого информационного входа коммутатора адреса, выход операционного поля регистра команд соединен с информационным входом блока элементов запрета, выход которого соединен с первым информационным выходом модуля, второй управляющий вход модуля соединен с третьим входом блока синхронизации, информационный выход буферного запоминающего блока сообщений соединен со вторым информационным входом коммутатора адреса, выход операционного поля регистра команд соединен с информационным входом блока элементов И, выход которого и выход элемента И соединены с первым информационным входом блока анализа, управляющий выход которого соединен с первым управляющим входом буферного запоминающего блока сообщений, управляющий выход которого соединен с четвертым входом блока синхронизации, третий выход которого соединен с первым входом элемента И, выход поля передачи управления регистра команд соединен с инверсным входом блока элементов запрета, управляющим входом блока элементов И и вторым входом элемента И, выход поля конца программы регистра команд соединен с прямым и инверсным управляющими входами коммутатора адреса, вторым входом блока синхронизации и вторым управляющим входом буферного запоминающего блока сообщений, первый информационный выход блока анализа соединен с первым информационным входом буферного запоминающего блока сообщений, первый информационный вход модуля соединен со вторым информационным входом буферного запоминающего блока сообщений, второй и третий информационные входы модуля соединены соответственно со вторым и третьим информационными входами блока анализа, второй и третий информационные выходы которого соединены соответственно со вторым и третьим информационными выходами модуля, отличающаяся тем, что каждый модуль дополнительно содержит второй, третий и четвертый блоки памяти программ, мультиплексор выбора программ, блок выбора алгоритма функционирования, причем входы блоков памяти программ со второго по четвертый соединены с выходом регистра адреса, выходы блоков памяти программ с первого по четвертый соединены с информационными входами мультиплексора выбора программ с первого по четвертый соответственно, выход мультиплексора выбора программ соединен с информационным входом регистра команд, четвертый выход блока выбора алгоритма функционирования соединен с первым управляющим входом мультиплексора выбора программ и с первым управляющим входом блока анализа, пятый выход блока выбора алгоритма функционирования подключен ко второму управляющему входу мультиплексора выбора программ и ко второму управляющему входу блока анализа, четвертый и пятый информационные входы модуля соединены соответственно с четвертым и пятым информационными входами блока анализа, четвертый и пятый информационные выходы которого соединены соответственно с четвертым и пятым информационными выходами модуля, управляющие входы модуля с третьего по седьмой соединены со входами блока выбора алгоритма функционирования с первого по пятый соответственно, первый, второй и третий выходы блока выбора алгоритма функционирования соединены соответственно с первым, вторым и третьим управляющими выходами модуля, второй информационный выход j-гo модуля k-гo столбца соединен со вторым информационным входом (j+l)-гo модуля k-гo столбца, третий информационный выход (j+l)-гo модуля k-гo столбца соединен с третьим информационным входом j-гo модуля k-гo столбца, четвертый информационный выход р-го модуля q-й строки соединен с четвертым информационным входом (р+1)-го модуля q-й строки, пятый информационный выход (р+1)-го модуля q-й строки соединен с пятым информационным входом р-го модуля q-й строки, первый управляющий выход первого модуля k-гo столбца соединен с третьим управляющим входом модулей k-гo столбца с первого по n-й, первый управляющий выход (j+l)-гo модуля k-гo столбца соединен с пятым управляющим входом j-гo модуля k-гo столбца, второй управляющий выход р-го модуля q-й строки соединен с шестым управляющим входом (р+1)-го модуля q-й строки, второй управляющий выход р-го модуля s-й строки соединен с седьмым управляющим входом (р+1)-го модуля (s+1)-й строки, шестой управляющий вход модулей первого столбца с первого по n-й, пятый управляющий вход модулей n-й строки с первого по m-й, седьмой управляющий вход модулей первой строки с первого по m-й и первого столбца со второго по n-й предназначены для подачи сигнала логического нуля.

2. Система по п. 1, отличающаяся тем, что блок выбора алгоритма функционирования содержит элемент запрета, первый и второй элементы И, первый и второй элементы ИЛИ, элемент И-ИЛИ, выход которого соединен с пятым выходом блока выбора алгоритма функционирования, первый вход которого соединен с прямым входом элемента запрета, выход которого соединен со вторыми входами первой и второй групп входов элемента И-ИЛИ и четвертым выходом блока выбора алгоритма функционирования, второй и третий входы которого соединены соответственно с первым и вторым входами первого элемента ИЛИ соответственно и с первым и вторым входами первого элемента И соответственно, выход первого элемента ИЛИ соединен с инверсным входом элемента запрета и первым выходом блока выбора алгоритма функционирования, четвертый вход которого соединен со вторым входом второго элемента ИЛИ, вторым входом второго элемента И и первым входом первой группы входов элемента И-ИЛИ, первый вход второй группы входов которого соединен с пятым входом блока выбора алгоритма функционирования, выход первого элемента И соединен с первым входом второго элемента ИЛИ и первым входом второго элемента И, выход которого соединен с третьим выходом блока выбора алгоритма функционирования, выход второго элемента ИЛИ соединен со вторым выходом блока выбора алгоритма функционирования.

3. Система по п. 1, отличающаяся тем, что блок анализа содержит с первого по пятый блоки памяти сообщений, мультиплексор, блок выбора направления передачи информации, триггер, буферный регистр, блок элементов запрета, блок элементов И, выходной демультиплексор, дешифратор, счетчик, распределитель импульсов, элемент запрета, элемент ИЛИ, выход которого соединен с входом установки триггера и инверсным входом элемента запрета, выход которого соединен с входом сброса триггера, прямой выход триггера соединен с управляющим входом распределителя импульсов, четвертый выход которого соединен со счетным входом счетчика, выходы счетчика соединены со входами дешифратора и управляющими входами мультиплексора, выход которого соединен с информационным входом буферного регистра, синхронизирующий вход которого соединен со вторым выходом распределителя импульсов, первый и второй выходы счетчика соединены с третьим и четвертым управляющими входами блока выбора направления передачи информации, первый и второй управляющие входы блока анализа соединены соответственно с пятым и шестым управляющими входами блока выбора направления передачи информации, второй и третий выходы которого соединены соответственно с первым и вторым управляющими входами выходного демультиплексора, первый и второй управляющие входы блока выбора направления передачи информации соединены соответственно с первым и вторым выходами поля направления буферного регистра, выход операционного поля буферного регистра и третий выход распределителя импульсов соединены с информационными входами блока элементов запрета и блока элементов И, выход блока элементов И соединен с первым информационным выходом блока анализа, выходы полей вертикального и горизонтального адреса буферного регистра соединены с информационным входом блока элементов запрета, выход которого, второй и третий выходы блока выбора направления передачи информации подключены к информационному входу выходного демультиплексора, выходы которого с первого по четвертый соединены с информационными выходами блока анализа со второго по пятый соответственно, информационные входы блока анализа с первого по пятый соединены с информационным и первым управляющим входами соответствующих блоков памяти сообщений, информационные выходы блоков памяти сообщений с первого по пятый соединены соответственно с пятым, первым, вторым, третьим и четвертым информационными входами мультиплексора, управляющие выходы блоков памяти сообщений соединены со входами элемента ИЛИ, третий выход распределителя импульсов соединен с прямым входом элемента запрета, первый выход блока выбора направления передачи информации соединен с управляющими входами блока элементов запрета, блока элементов И и управляющим выходом блока анализа, первый выход распределителя импульсов соединен с тактовыми входами блоков памяти сообщений с первого по пятый, выходы дешифратора соединены со вторыми управляющими входами соответствующих блоков памяти сообщений, выходы полей вертикального и горизонтального адреса буферного регистра соединены соответственно с первым и вторым информационными входами блока выбора направления передачи информации.

4. Система по п. 3, отличающаяся тем, что блок выбора направления передачи информации содержит с первого по четвертый блоки хранения адреса, с первой по шестую схемы сравнения, с первого по третий мультиплексоры, первый и второй дешифраторы, шифратор, первый и второй элементы И, элемент ИЛИ, элемент И-ИЛИ-НЕ, выходы блоков хранения адреса с первого по четвертый соединены с первыми входами схем сравнения с первой по четвертую соответственно, выходы схем сравнения с первой по четвертую соединены с информационными входами первого мультиплексора с первого по четвертый соответственно, со входами элемента ИЛИ с первого по четвертый соответственно и со входами первой группы информационных входов второго мультиплексора соответственно, выход элемента ИЛИ соединен с инверсным управляющим входом второго мультиплексора, пятый и шестой управляющие входы блока выбора направления передачи информации соединены соответственно с первым и вторым управляющими входами первого мультиплексора, выход которого соединен с первым выходом блока выбора направления передачи информации, выход первого блока хранения адреса соединен с первыми входами пятой и шестой схем сравнения, первый и второй информационные входы блока выбора направления передачи информации соединены со вторыми входами первой, второй, третьей и четвертой схем сравнения, первый и второй информационные входы блока выбора направления передачи информации соединены соответственно со вторыми входами пятой и шестой схем сравнения, выходы "Больше" и "Меньше" пятой схемы сравнения соединены соответственно с первым и третьим входами первой группы информационных входов третьего мультиплексора, выходы которого с первого по четвертый соединены соответственно с первого по четвертый входами второй группы информационных входов второго мультиплексора, выходы которого с первого по четвертый соединены соответственно с первого по четвертый входами шифратора, первый и второй выходы которого соединены соответственно со вторым и третьим выходами блока выбора направления передачи информации, выход "Равно" пятой схемы сравнения соединен с первыми входами первого и второго элементов И, выходы которых соединены соответственно со вторым и четвертым входами первой группы информационных входов третьего мультиплексора, выходы "Больше" и "Меньше" шестой схемы сравнения соединены соответственно со вторыми входами первого и второго элементов И, третий и четвертый управляющие входы блока выбора направления передачи информации соединены соответственно с первым и вторым входами второго дешифратора, выходы которого с первого по четвертый соединены соответственно со входами с первого по четвертый второй группы информационных входов третьего мультиплексора, первый и второй управляющие входы блока выбора направления передачи информации соединены соответственно с первым и вторым входами первого дешифратора, выходы которого с первого по четвертый соединены с первыми входами первой, третьей, пятой и седьмой групп входов элемента И-ИЛИ-НЕ соответственно и вторыми прямыми входами второй, четвертой, шестой и восьмой групп входов элемента И-ИЛИ-НЕ соответственно, выходы второго дешифратора с первого по четвертый соединены со вторыми входами первой, третьей, пятой и седьмой групп входов элемента И-ИЛИ-НЕ соответственно и первыми прямыми входами второй, четвертой, шестой и восьмой групп входов элемента И-ИЛИ-НЕ соответственно, выходы "Больше" и "Меньше" пятой схемы сравнения соединены соответственно с инверсными входами второй и четвертой групп входов элемента И-ИЛИ-НЕ, выходы "Больше" и "Меньше" шестой схемы сравнения соединены соответственно с инверсными входами шестой и восьмой групп входов элемента И-ИЛИ-НЕ, выход элемента И-ИЛИ-НЕ соединен с управляющим входом третьего мультиплексора.

Изобретение "РАСПРЕДЕЛЕННАЯ СИСТЕМА ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ" (Малышев А.В., Медведева М.В., Миневич Л.М., Колосков В.А.) отмечено юбилейной наградой (25 лет Российской Академии Естествознания)
Медаль Альфреда Нобеля

Оформление наградных документов и заказ каталога