L международная выставка-презентация
научных, технических, учебно-методических и литературно-художественных изданий
СИСТЕМА ПЕРЕДАЧИ ЦИФРОВЫХ СИГНАЛОВ
| Название | СИСТЕМА ПЕРЕДАЧИ ЦИФРОВЫХ СИГНАЛОВ |
|---|---|
| Разработчик (Авторы) | Полушин Петр Алексеевич, Самойлов Александр Георгиевич, Самойлов Сергей Александрович, Соловьев Александр Владимирович |
| Вид объекта патентного права | Полезная модель |
| Регистрационный номер | 92272 |
| Дата регистрации | 10.03.2010 |
| Правообладатель | Владимирский государственный университет |
| Область применения (класс МПК) | H04B 1/00 (2006.01) |
Описание изобретения
Система передачи цифровых сигналов, содержащая на передающей стороне первый генератор, первый фазовращатель, первый и второй цифроаналоговые преобразователи, первый и второй фильтры низких частот, первый и второй перемножители и первый сумматор, а на приемной стороне - второй генератор, второй сумматор, второй фазовращатель, третий и четвертый перемножители, третий и четвертый фильтры нижних частот, первый и второй аналого-цифровые преобразователи, отличающаяся тем, что в нее введены на передающей стороне тактовый генератор, первый делитель частоты, регистр, первый сдвиговый регистр, первый, второй, третий, четвертый и пятый дешифраторы, первый элемент памяти, первый и второй коммутаторы, а на приемной стороне - первое и второе пороговые устройства, пятый, шестой, седьмой и восьмой перемножители, первый и второй вычитатели, первый и второй интеграторы, приемник тактового сигнала, первый и второй элементы задержки, второй делитель частоты, второй элемент памяти, шестой, седьмой, восьмой, девятый и десятый дешифраторы, третий коммутатор и второй сдвиговый регистр, при этом на передающей стороне вход информационного сигнала подключен ко входу первого сдвигового регистра, выход тактового генератора подключен ко входу первого сумматора, к управляющему входу первого сдвигового регистра и через первый делитель частоты - к управляющему входу регистра и управляющему входу первого элемента памяти, параллельный выход сдвигового регистра соединен с параллельным входом регистра, а его параллельный выход - с параллельными входами первого, второго, третьего и четвертого дешифраторов, параллельный выход пятого дешифратора через первый элемент памяти соединен с управляющими входами первого и второго коммутаторов, параллельные выходы первого, второго, третьего и четвертого дешифраторов подключены к параллельным входам первого и второго коммутаторов, а их параллельные выходы - к параллельным входам пятого дешифратора, а также к параллельным входам соответственно первого и второго цифроаналоговых преобразователей, их выходы через соответственно первый и второй фильтры нижних частот соединены со входами первого и второго перемножителей, а их выходы - со входами первого сумматора, выход первого генератора соединен с другим входом второго перемножителя непосредственно, а с другим входом первого перемножителя - через первый фазовращатель, выход первого сумматора соединен с выходом передатчика, на приемной стороне вход приемника подключен ко входам третьего и четвертого перемножителей и через приемник тактовых сигналов подключен ко входу второго делителя частоты и к управляющему входу второго сдвигового регистра, выход второго генератора подключен к другому входу четвертого перемножителя и через второй фазовращатель - к другому входу третьего перемножителя, выход третьего перемножителя через третий фильтр нижних частот соединен со входами первого аналого-цифрового преобразователя, второго порогового устройства, второго элемента задержки, шестого и седьмого перемножителей, выход четвертого перемножителя через четвертый фильтр нижних частот соединен со входами второго аналого-цифрового преобразователя, первого порогового устройства, первого элемента задержки, пятого и восьмого перемножителей, выход первого порогового устройства подключен к другому входу шестого перемножителя, а его выход - ко входу первого вычитателя, выход второго порогового устройства подключен к другому входу пятого перемножителя, а его выход - к другому входу первого вычитателя, выход первого элемента задержки соединен с другим входом седьмого перемножителя, а его выход - со входом второго вычитателя, выход второго элемента задержки соединен с другим входом восьмого перемножителя, а его вход - с другим входом второго вычитателя, выходы первого и второго вычитателей подключены через соответственно первый и второй интеграторы ко входам второго сумматора, а его выход - к управляющему входу второго генератора, параллельные выходы первого и второго аналого-цифровых преобразователей подключены к соответствующим параллельным входам шестого, седьмого, восьмого и девятого дешифраторов и параллельным входам второго элемента памяти, а его выход через десятый дешифратор - к управляющему входу третьего коммутатора, параллельные выходы шестого, седьмого, восьмого и девятого дешифраторов соединены с параллельными входами третьего коммутатора, параллельный выход которого соединен с параллельным входом второго сдвигового регистра, а его выход - с входом приемника, выход второго делителя частоты подключен к управляющим входам второго элемента памяти и второго сдвигового регистра.
Система передачи цифровых сигналов относится к области техники связи и может быть использована, в частности, при передаче сигналов с шестнадцатипозиционной квадратурной амплитудной модуляцией в каналах с быстро меняющимися свойствами среды распространения.
При прохождении среды распространения с быстро меняющимися свойствами передаваемые сигналы приобретают меняющийся случайным образом набег начальной фазы, кроме того, при перемещении приемников и передатчиков возникает доплеровский эффект, который может иметь заметную величину. Он вызывает изменения частоты несущего колебания. Они могут накладываться на изменения частоты из-за нестабильности генераторов в передатчике и приемнике. Это требует постоянной подстройки текущей частоты и фазы гетеродина в приемнике для того, чтобы осуществить демодуляцию и передавать большие объемы информации с требуемой скоростью..........................
Применение предлагаемой полезной модели позволяет осуществлять передачу информации с требуемым качеством в каналах с быстро меняющимися свойствами среды распространения. Это дает возможность значительно повысить надежность и помехоустойчивость передачи цифровых сигналов в сложных условиях работы.
Формула полезной модели
Система передачи цифровых сигналов, содержащая на передающей стороне первый генератор, первый фазовращатель, первый и второй цифроаналоговые преобразователи, первый и второй фильтры низких частот, первый и второй перемножители и первый сумматор, а на приемной стороне - второй генератор, второй сумматор, второй фазовращатель, третий и четвертый перемножители, третий и четвертый фильтры нижних частот, первый и второй аналого-цифровые преобразователи, отличающаяся тем, что в нее введены на передающей стороне тактовый генератор, первый делитель частоты, регистр, первый сдвиговый регистр, первый, второй, третий, четвертый и пятый дешифраторы, первый элемент памяти, первый и второй коммутаторы, а на приемной стороне - первое и второе пороговые устройства, пятый, шестой, седьмой и восьмой перемножители, первый и второй вычитатели, первый и второй интеграторы, приемник тактового сигнала, первый и второй элементы задержки, второй делитель частоты, второй элемент памяти, шестой, седьмой, восьмой, девятый и десятый дешифраторы, третий коммутатор и второй сдвиговый регистр, при этом на передающей стороне вход информационного сигнала подключен ко входу первого сдвигового регистра, выход тактового генератора подключен ко входу первого сумматора, к управляющему входу первого сдвигового регистра и через первый делитель частоты - к управляющему входу регистра и управляющему входу первого элемента памяти, параллельный выход сдвигового регистра соединен с параллельным входом регистра, а его параллельный выход - с параллельными входами первого, второго, третьего и четвертого дешифраторов, параллельный выход пятого дешифратора через первый элемент памяти соединен с управляющими входами первого и второго коммутаторов, параллельные выходы первого, второго, третьего и четвертого дешифраторов подключены к параллельным входам первого и второго коммутаторов, а их параллельные выходы - к параллельным входам пятого дешифратора, а также к параллельным входам соответственно первого и второго цифроаналоговых преобразователей, их выходы через соответственно первый и второй фильтры нижних частот соединены со входами первого и второго перемножителей, а их выходы - со входами первого сумматора, выход первого генератора соединен с другим входом второго перемножителя непосредственно, а с другим входом первого перемножителя - через первый фазовращатель, выход первого сумматора соединен с выходом передатчика, на приемной стороне вход приемника подключен ко входам третьего и четвертого перемножителей и через приемник тактовых сигналов подключен ко входу второго делителя частоты и к управляющему входу второго сдвигового регистра, выход второго генератора подключен к другому входу четвертого перемножителя и через второй фазовращатель - к другому входу третьего перемножителя, выход третьего перемножителя через третий фильтр нижних частот соединен со входами первого аналого-цифрового преобразователя, второго порогового устройства, второго элемента задержки, шестого и седьмого перемножителей, выход четвертого перемножителя через четвертый фильтр нижних частот соединен со входами второго аналого-цифрового преобразователя, первого порогового устройства, первого элемента задержки, пятого и восьмого перемножителей, выход первого порогового устройства подключен к другому входу шестого перемножителя, а его выход - ко входу первого вычитателя, выход второго порогового устройства подключен к другому входу пятого перемножителя, а его выход - к другому входу первого вычитателя, выход первого элемента задержки соединен с другим входом седьмого перемножителя, а его выход - со входом второго вычитателя, выход второго элемента задержки соединен с другим входом восьмого перемножителя, а его вход - с другим входом второго вычитателя, выходы первого и второго вычитателей подключены через соответственно первый и второй интеграторы ко входам второго сумматора, а его выход - к управляющему входу второго генератора, параллельные выходы первого и второго аналого-цифровых преобразователей подключены к соответствующим параллельным входам шестого, седьмого, восьмого и девятого дешифраторов и параллельным входам второго элемента памяти, а его выход через десятый дешифратор - к управляющему входу третьего коммутатора, параллельные выходы шестого, седьмого, восьмого и девятого дешифраторов соединены с параллельными входами третьего коммутатора, параллельный выход которого соединен с параллельным входом второго сдвигового регистра, а его выход - с входом приемника, выход второго делителя частоты подключен к управляющим входам второго элемента памяти и второго сдвигового регистра.
Медаль Альфреда Нобеля